CoPoS-Packaging: TSMC ist auf der Suche nach Interposer-Alternativen

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Ein, zwei, vier Compute-Chiplets, dazu bis zu 12 HBM4-Chips und weitere I/O-Chiplets sind die Anforderungen an die Packaging-Technologien in den kommenden Jahren. Ende April legte TSMC auf dem Technology Symposium 2025 offen, wie man sich auf Seiten des Auftragsfertigers die Lösungen für die Zukunft beim Packaging vorstellt. CoWoS (Chip on Wafer on Substrate), InFO (Integrated Fan-Out) und TSMC-SoW (System on Wafer) sind dabei die drei Kernkomponenten. CoWoS-L soll ab 2027 Packages ermöglichen, die mit 4.500 mm² an die Grenzen des Möglichen gehen werden.
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